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SDRAM的布线参考


类别:技术文章
来源:未知
作者:未知
关键字:SDRAM
加入日期:2012-12-22

1. SDRAM时钟信号:时钟信号频率较高,为避免传输线效应,按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰,走线长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线,误差允许在20mil以内。

2.
地址、片选及其它控制信号:线宽5mil,外部间距12mil,内部间距10mil,尽量走成菊花链拓补,可有效控制高次谐波干扰,可比时钟线长,但不能短。

3. SDRAM数据线:线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数据线与时钟线的线长差控制在50mil内。


4.在重要的控制信号线上一搬串联33的电阻,消除干扰。


嵌入式系统使用64M字节的SDRAM扩展数据存储区,由两片K4S561632组成工作在32位模式下。最高频率可达100M以上,对于SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配,由此提出以下布线要求:


SDRAM时钟信号:时钟信号频率较高,为避免传输线效应,按照工作频率达到或超过75MHz时布线长度应在1000mil以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil,线宽10mil,内部间距5mil,外部间距30mil,要求差分布线,精确匹配差分对走线。误差允许在20mil以内。
因为表层介电常数低,适合布高速信号,但是因为一侧是空气,存在电磁辐射,屏蔽效果差,因此不能布电磁辐射强的信号,如时钟信号。
地址,片选及其它控制信号:线宽5mil,外部间距12mil,内部间距10mil。尽量走成菊花链拓补。可有效控制高次谐波干扰,可比时钟线长,但不能短。

SDRAM数据线:线宽5mil,内部间距5mil,外部间距8mil,尽量在同一层布线,数据线与时钟线的线长差控制在50mil内。(SDRAM布线中,SDCLK与DATA的长度相差<=800mil)
根据布线要求,在Allegro中设置不同的约束:针对线宽设置3 个约束SDRAM_CLK,SDRAM_ADDDR,SDRAM_DATA,设置完约束后将约束添加到对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米,显然在CPU内部,线宽线距无法达到上述要求,利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性,在此区域中另设置适合BGA内部走线的约束。

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